概要[Abstract]時鐘分頻模塊是我們最常用的模塊之一,通常傳感器等模塊的驅動時鐘都不能直接使用系統晶振時鐘,因此時鐘分頻幾乎成為了FPGA項目必不可少的一部分。
實現功能:
此模塊實現將輸入的系統時鐘(或其他自由時鐘)進行N分頻,其中N為分頻系數。例如:現有100MHz的系統晶振,我們將系統晶振通過我們的分頻模塊,我們就得到了25MHz的輸出時鐘。如果需要其他頻率的時鐘,我們可以通過改變程序中所定義的參數P\_CLK\_DIV\_CNT的值。
以上說明了我們可以通過此模塊實現輸入時鐘的N分頻,但是如果一開始不能確定分頻系數,而是只有確定的輸出時鐘(我們想要的頻率)的頻率,該如何去確定分頻系數的值,舉例說明如下:若系統晶振(或其他自由時鐘)為33.3MHz,我們想要得到一個5MHz的輸出時鐘,分頻系數 = 33.3M/5M,即P\_CLK\_DIV\_CNT的值約等于7.